EDA設計模擬大廠ALDEC公司發佈Active-HDL 8.2版
2009.08.13提供ASIC及FPGA設計工具及混合語言模擬大廠ALDEC公司，日前宣佈最新版本Active-HDL 8.2版 ，對VHDL及Verilog的設計增強了模擬的速度。
Active-HDL是一套以Windows為基礎，具備高效能HDL設計及模擬環境，它支援VHDL、Verilog、SystemVerilog、SystemC，以及EDIF等從設計輸入到硬體實現之完整流程。此次8.2新版提供了更新的高速的波形檢視器、並增強Assertion、VHDL2008及新的SystemVerilog支援，且擁有更快的編譯速度。
在FPGA Vendor 資料庫中也更新了包含Xilinx(r) SecureIP 及 ISE(tm) 11.2 等資料。此外，在Expert Edition版本上使用最佳化的設定，相較於前一版，新版本的模擬速度在VHDL上加快了4.5倍，其Verilog閘級(Gate Level) 模擬速度更加快了6倍之多。
ALDEC在台代理思渤科技 (Cybernet Systems Taiwan) 楊志強副理表示：「台灣現有的Active-HDL用戶，可直接下載8.2版，並直接在此版本上運作。唯一需要作的是更新其FPGA vendor資料庫。然而若用戶欲使用更多的新版功能，仍需申請新的license。思渤科技擁有專業的技術工程師，能提供有關Active-HDL 8.2 產品的功能及配置詳細情形，並協助客戶進行資料庫與版本更新的服務。」欲知更多資訊，請聯繫思渤科技03-6118668或上www.cybernet-ap.com.tw。
Active-HDL是一套以Windows為基礎，具備高效能HDL設計及模擬環境，它支援VHDL、Verilog、SystemVerilog、SystemC，以及EDIF等從設計輸入到硬體實現之完整流程。此次8.2新版提供了更新的高速的波形檢視器、並增強Assertion、VHDL2008及新的SystemVerilog支援，且擁有更快的編譯速度。
在FPGA Vendor 資料庫中也更新了包含Xilinx(r) SecureIP 及 ISE(tm) 11.2 等資料。此外，在Expert Edition版本上使用最佳化的設定，相較於前一版，新版本的模擬速度在VHDL上加快了4.5倍，其Verilog閘級(Gate Level) 模擬速度更加快了6倍之多。
ALDEC在台代理思渤科技 (Cybernet Systems Taiwan) 楊志強副理表示：「台灣現有的Active-HDL用戶，可直接下載8.2版，並直接在此版本上運作。唯一需要作的是更新其FPGA vendor資料庫。然而若用戶欲使用更多的新版功能，仍需申請新的license。思渤科技擁有專業的技術工程師，能提供有關Active-HDL 8.2 產品的功能及配置詳細情形，並協助客戶進行資料庫與版本更新的服務。」欲知更多資訊，請聯繫思渤科技03-6118668或上www.cybernet-ap.com.tw。
